VeriGraphi：面向大型硬件设计的分层 RTL 生成多智能体框架

针对大语言模型在生成分层硬件设计时易丢失上下文、幻觉接口及缺乏结构连贯性的问题，本文提出 VeriGraphi 框架。该框架引入以规格说明为锚点的知识图谱作为架构基底，显式编码模块层级、端口接口及依赖关系。通过多智能体迭代分析构建确定性结构支架，指导渐进式代码生成，确保各子模块阶段的接口一致性与依赖正确性。实验表明，该方法能以极少人工干预实现可靠的 RISC-V 分层 RTL 生成，显著提升了功能正确性。